myle.vnreview
Writer
Ngày 25/5, He Tingbo, người đứng đầu mảng kinh doanh chip của Huawei, đã chính thức công bố định luật τ (tāo) tại Hội nghị chuyên đề quốc tế IEEE về mạch và hệ thống, đề xuất thay thế "thu nhỏ hình học" bằng "thu nhỏ thời gian". Nói một cách đơn giản, cuộc cạnh tranh về chip sẽ không còn là về việc ai "làm cho nó nhỏ hơn", mà là ai có thể làm cho tín hiệu "chạy nhanh hơn".
Tin tức này đã gây ra một làn sóng tranh cãi trên mạng ngay khi được công bố, với nhiều thuật ngữ liên quan trở thành xu hướng trên mạng xã hội và gây ra những cuộc thảo luận sôi nổi giữa cư dân mạng.
Ngày 25 tháng 5, He Tingbo đã có bài phát biểu tại Hội nghị chuyên đề quốc tế về mạch và hệ thống năm 2026.
Một số người cho rằng định luật τ là một sự đổi mới lý thuyết kỹ thuật mới mẻ do Huawei tạo ra trong bối cảnh những hạn chế nghiêm trọng trong các quy trình sản xuất tiên tiến và hiệu ứng biên kinh tế giảm nhanh chóng của Định luật Moore trong kỷ nguyên hậu Định luật Moore. Vậy, định luật τ chính xác là gì? Mối quan hệ của nó với Định luật Moore là gì? Và nó có ý nghĩa gì đối với cuộc sống của chúng ta?
Định luật τ là gì, và mối quan hệ của nó với định luật Moore là gì?
Để hiểu định luật τ, người ta phải hiểu định luật Moore. Nói tóm lại, sự khác biệt giữa hai định luật có thể được tóm tắt như sau: Định luật Moore, đã thống trị ngành công nghiệp bán dẫn trong hơn 60 năm, theo đuổi kích thước bóng bán dẫn nhỏ nhất có thể, còn được gọi là "thu nhỏ hình học". Mặt khác, định luật τ theo đuổi tốc độ truyền tín hiệu nhanh nhất có thể, còn được gọi là "thu nhỏ thời gian". Đây là điều mà He Tingbo đề xuất tại hội thảo: thay thế "thu nhỏ hình học" bằng "thu nhỏ thời gian".
τ, phát âm là "tāo", có thể xa lạ với nhiều người. Trong lý thuyết mạch, nó đại diện cho hằng số thời gian, bằng điện trở nhân với điện dung, được đo bằng giây. Nó biểu thị thời gian cần thiết để một tín hiệu ổn định trong mạch; nó đại diện cho sự chậm trễ và chờ đợi - những khoảng thời gian không thể nhận biết nhưng có thật.
Trong lịch sử ngành công nghiệp chip vài thập kỷ qua, sự tiến bộ luôn được đo bằng nanomet. Ngành công nghiệp chip từ lâu đã sử dụng nanomet để biểu thị các thế hệ công nghệ chip: 90nm, 65nm, 45nm, 22nm, 7nm, 3nm. Con số càng nhỏ, chip càng nhanh và công nghệ càng tiên tiến. Do đó, nhiều người cho rằng "chip quy trình 3nm" có nghĩa là kích thước của một thành phần hoặc cấu trúc quan trọng trong chip là 3nm.
Điều này quả thực đúng trong những ngày đầu. Khi Định luật Moore được đề xuất lần đầu, sự hiểu biết này phần lớn là chính xác, và ngành công nghiệp đã mô tả các quy trình sản xuất chất bán dẫn bằng chiều dài vật lý của các cổng transistor. Đây là phương pháp tiêu chuẩn được các nhà sản xuất chất bán dẫn lớn sử dụng vào thời điểm đó. Nó tạo điều kiện thuận lợi cho việc đặt tên và thiết lập một hệ thống đánh giá ngành. Cổng càng ngắn, tốc độ chuyển mạch càng nhanh; càng nhiều transistor được nhét vào cùng một diện tích, chip càng tiên tiến.
Tuy nhiên, bắt đầu từ năm 1997, sự tương ứng này trở nên kém chính xác hơn.
Ban đầu, chiều dài cổng thực tế của chip 250nm của Intel là 200nm. Tuy nhiên, đến năm 2011, các bóng bán dẫn trong các sản phẩm thương mại đã thay đổi từ cấu trúc phẳng sang cấu trúc FinFET ba chiều. Sự thay đổi về kích thước này khiến khái niệm chiều dài cổng không còn phù hợp nữa.
Trên thực tế, chiều dài cổng bóng bán dẫn thực tế của chip sản xuất bằng quy trình 22nm là 26nm, và của nút 10nm là 18nm. Các con số được công bố gần bằng một nửa so với con số thực tế. Các nhà sản xuất bắt đầu sử dụng "quy trình tương đương" để chỉ quy trình, và tên nút sau đó không liên quan đến bất kỳ kích thước vật lý nào có thể đo được trên chip, hoàn toàn tách rời chúng.
Ngày nay, đối với các quy trình sản xuất chip 10nm và tiên tiến hơn, ký hiệu "nm" thực sự gần hơn với việc đánh giá hiệu năng. Chip 3nm của TSMC và Samsung có kiến trúc khác nhau và kích thước thực tế hoàn toàn khác nhau, nhưng cả hai đều được gọi là 3nm. 3nm không phải là chiều dài của bất cứ thứ gì; nó chỉ là một cái tên.
Điều gì khiến "Định luật τ" trở nên "tuyệt vời" đến vậy?
Vì việc thu nhỏ không phải là một lựa chọn, nếu chúng ta cần tích hợp nhiều bóng bán dẫn hơn vào một con chip, tại sao chúng ta không thể tạo ra một con chip lớn hơn? Câu trả lời là: có, nhưng không hoàn toàn.
Thứ nhất, có những hạn chế vật lý đối với các máy khắc quang học được sử dụng trong sản xuất chip. Vấn đề thứ hai là tỷ lệ sản phẩm đạt chất lượng. Trong quá trình sản xuất, bề mặt của tấm wafer không thể hoàn toàn không có khiếm khuyết; ngành công nghiệp sử dụng "mật độ khiếm khuyết" để đo tỷ lệ khiếm khuyết. Do đó, với mật độ khiếm khuyết cố định, diện tích wafer càng lớn thì xác suất gặp khiếm khuyết càng cao và tỷ lệ sản phẩm đạt chất lượng càng thấp.
Vì vậy, ngành công nghiệp bắt đầu tìm kiếm các phương án thay thế.
Một cách tiếp cận là ghép nối phẳng. Vì tỷ lệ sản phẩm đạt chất lượng của các chip lớn thấp, nên một số chip nhỏ có thể được ghép nối với nhau, được gọi là chiplet trong ngành bán dẫn.
Tuy nhiên, tích hợp chip phẳng có một nhược điểm cố hữu. Mặc dù sức mạnh tính toán của chip tỷ lệ thuận với diện tích của nó, nhưng nhiều kênh quan trọng trong quá trình tích hợp chip - như băng thông bộ nhớ, kết nối nội bộ và nguồn điện - chỉ có thể truy cập chip từ cạnh của nó, xấp xỉ tỷ lệ thuận với chiều dài cạnh. Do đó, với tích hợp chip phẳng, chip càng lớn thì khoảng cách giữa sức mạnh tính toán và khả năng truyền tín hiệu càng lớn. Đây là vấn đề được xác định bởi cấu trúc vật lý và không liên quan đến sự tiến bộ của quy trình sản xuất.
Điều này dẫn đến một cách tiếp cận khác: xếp lớp. Công nghệ 3D V-Cache của AMD bổ sung thêm một lớp bộ nhớ đệm SRAM lên trên chip CPU để mở rộng bộ nhớ đệm L3. Công nghệ Foveros của Intel xếp chồng các chip có chức năng khác nhau lên nhau, sử dụng các quy trình tiên tiến cho các lõi tính toán và các quy trình đã hoàn thiện cho I/O, tận dụng thế mạnh của từng loại.
Công nghệ SoIC của TSMC cung cấp khả năng xếp chồng 3D ở cấp độ wafer. Mặc dù các giải pháp này giúp khắc phục những hạn chế của mặt nạ quang khắc và rào cản về năng suất, đồng thời có thể giảm thiểu khoảng cách giao tiếp ở một mức độ nào đó, nhưng chúng lại xếp chồng các mô-đun hoạt động độc lập – một chip này lên trên chip khác, hoặc một bộ nhớ đệm – và thiết kế bên trong của mỗi lớp vẫn giữ nguyên theo kiểu truyền thống.
Những điều trên mô tả những khó khăn và lựa chọn mà các nhà sản xuất lớn phải đối mặt dựa trên các công nghệ tiên tiến.
Điều gì sẽ xảy ra nếu ngay cả các quy trình sản xuất tiên tiến cũng không khả thi? Quy trình sản xuất hiện đang bị hạn chế bởi các máy khắc quang khắc và không thể được cải thiện. Hơn nữa, chip điện thoại di động không thể áp dụng xử lý song song đa chip, điều này gây áp lực rất lớn lên khả năng của chip lõi. Trong hoàn cảnh như vậy, làm thế nào để sản xuất thế hệ chip tiếp theo? Đây là tình thế khó xử mà Huawei đang phải đối mặt.
Giải pháp của Huawei được gọi là LogicFolding, và khung lý thuyết hỗ trợ nó quay trở lại với τ, tham số thời gian được đề cập ở đầu bài.
Mạch kỹ thuật số có thể được chia đại khái thành hai loại đơn vị: một là mạng lưới các cổng logic, chịu trách nhiệm thực hiện các phép toán; loại kia là thanh ghi (flip-flop), chịu trách nhiệm lưu trữ trạng thái.
Trong một chu kỳ xung nhịp, một tín hiệu được kích hoạt bởi một tập hợp các thanh ghi, thực hiện các phép tính thông qua một mạng lưới các cổng logic, và đến tập hợp các thanh ghi tiếp theo trước khi xung nhịp tiếp theo đến. Trong tất cả các đường dẫn xử lý này, đường dẫn có độ trễ dài nhất được gọi là đường dẫn quan trọng, và giới hạn trên của tần số chip phụ thuộc vào thời gian tín hiệu truyền qua đường dẫn này.
Thời gian trễ trong đường dẫn quan trọng chủ yếu đến từ sự kết nối của các cổng logic. Các chip truyền thống đặt tất cả các cổng logic trên cùng một mặt phẳng, với các dây dẫn được đặt nằm ngang trong lớp kim loại phía trên. Dây dẫn càng dài, độ trễ trong đường dẫn quan trọng càng lớn.
Ý tưởng đằng sau việc gấp logic là phân bố các cổng logic trên đường dẫn quan trọng trên các lớp trên và dưới, sau đó kết nối chúng theo chiều dọc. Bằng cách này, các dây dẫn ban đầu cần phải đi vòng quanh mặt phẳng giờ chỉ được kết nối theo chiều dọc với các lớp trên và dưới. Điều này làm cho việc truyền tín hiệu nhanh hơn, và tần số của chip có thể được tăng lên trong cùng một quy trình.
Có thể hiểu như sau: trước đây, xếp chồng 3D chỉ đơn giản là xếp chồng các chip lên nhau, và chúng vẫn là những chip hoàn chỉnh khi tách rời. Tuy nhiên, việc gấp logic yêu cầu lớp trên và lớp dưới của chip phải thực sự là một thể thống nhất liên tục không thể tách rời.
Bằng cách này, Huawei có thể đạt được quy trình sản xuất chip tương đương với các công nghệ tiên tiến hơn bằng cách giảm độ trễ. Nhưng tham vọng của Huawei không dừng lại ở đó. Gấp logic giải quyết vấn đề độ trễ của các dây dẫn bên trong chip, nhưng độ trễ không chỉ tồn tại trong một chip duy nhất. Từ picogiây của việc chuyển mạch transistor đến nanogiây của việc chip truy cập bộ nhớ đến micro giây của việc truyền dữ liệu giữa các máy chủ, mỗi cấp độ đều có những điểm nghẽn thời gian riêng.
Định luật τ nhằm mục đích thống nhất độ trễ ở tất cả các cấp độ này dưới một thước đo duy nhất: hằng số thời gian đặc trưng τ.
Vì thời gian mới là nút thắt cổ chai thực sự, và những tiến bộ trong quy trình sản xuất chip chỉ là một phương tiện để rút ngắn thời gian, nên chúng ta nên lấy thời gian làm mục tiêu tối ưu hóa, sử dụng nó như một thước đo thống nhất để đánh giá độ trễ tổng thể, và tìm cách rút ngắn nó ở từng cấp độ. Điều này mở ra một chiều hướng mới vượt ra ngoài tiêu chuẩn công nghiệp truyền thống là "nanomet", và cũng cho thấy một khả năng mới cho ngành công nghiệp.
Khi nào người dân bình thường có thể sử dụng chip áp dụng Định luật τ?
Nói một cách chính xác, định luật τ vẫn chưa đủ để được coi là một "định luật".
Định luật Moore là một dự đoán được đưa ra bởi Gordon Moore vào năm 1965, và sau nhiều năm xác minh dữ liệu trong ngành, nó đã được Carver Mead đặt tên là một định luật vào năm 1975. Mặt khác, Định luật τ hiện tại dường như giống một phương pháp luận hoặc đề xuất được xác định rõ ràng hơn cho ngành công nghiệp chip. Liệu lộ trình công nghệ của Huawei có thể trở thành một tiêu chuẩn được ngành công nghiệp công nhận hay không vẫn còn phải chờ xem và sẽ cần thêm sự xác minh và câu trả lời.
Bản thân Huawei cũng đã liệt kê một số khó khăn và thách thức trong bài báo. Các công cụ EDA hiện có được phát triển cho thiết kế phẳng và không hỗ trợ tối ưu hóa thiết kế liên kết giữa các lớp. Sai lệch quy trình giữa các tấm silicon khác nhau lớn hơn nhiều so với sai lệch trong cùng một tấm silicon, điều này gây ra thách thức về năng suất và thời gian. Mỗi liên kết lai và đường dẫn xuyên silicon được sử dụng để giao tiếp giữa các lớp chip cũng có chi phí RC. Lợi ích của việc gấp logic phải được chứng minh từng lớp một.
Chip Kirin 2026, áp dụng phương pháp thiết kế gấp logic, chỉ gấp logic cục bộ trên đường dẫn quan trọng và chưa được mở rộng ra toàn bộ thiết kế.
Thách thức và cơ hội luôn song hành. Liệu một hướng đi mới có thể tiến triển suôn sẻ hay không, câu trả lời không nằm trong các bài báo khoa học, mà nằm ở những con chip của tương lai.
May mắn thay, chúng ta sẽ không phải chờ đợi quá lâu. Cuối năm 2026, chip Kirin 2026, với quy trình tương đương 2nm, sẽ có mặt. Câu trả lời đầu tiên sẽ sớm được hé lộ.
Tin tức này đã gây ra một làn sóng tranh cãi trên mạng ngay khi được công bố, với nhiều thuật ngữ liên quan trở thành xu hướng trên mạng xã hội và gây ra những cuộc thảo luận sôi nổi giữa cư dân mạng.
Ngày 25 tháng 5, He Tingbo đã có bài phát biểu tại Hội nghị chuyên đề quốc tế về mạch và hệ thống năm 2026.
Một số người cho rằng định luật τ là một sự đổi mới lý thuyết kỹ thuật mới mẻ do Huawei tạo ra trong bối cảnh những hạn chế nghiêm trọng trong các quy trình sản xuất tiên tiến và hiệu ứng biên kinh tế giảm nhanh chóng của Định luật Moore trong kỷ nguyên hậu Định luật Moore. Vậy, định luật τ chính xác là gì? Mối quan hệ của nó với Định luật Moore là gì? Và nó có ý nghĩa gì đối với cuộc sống của chúng ta?
Định luật τ là gì, và mối quan hệ của nó với định luật Moore là gì?
Để hiểu định luật τ, người ta phải hiểu định luật Moore. Nói tóm lại, sự khác biệt giữa hai định luật có thể được tóm tắt như sau: Định luật Moore, đã thống trị ngành công nghiệp bán dẫn trong hơn 60 năm, theo đuổi kích thước bóng bán dẫn nhỏ nhất có thể, còn được gọi là "thu nhỏ hình học". Mặt khác, định luật τ theo đuổi tốc độ truyền tín hiệu nhanh nhất có thể, còn được gọi là "thu nhỏ thời gian". Đây là điều mà He Tingbo đề xuất tại hội thảo: thay thế "thu nhỏ hình học" bằng "thu nhỏ thời gian".
τ, phát âm là "tāo", có thể xa lạ với nhiều người. Trong lý thuyết mạch, nó đại diện cho hằng số thời gian, bằng điện trở nhân với điện dung, được đo bằng giây. Nó biểu thị thời gian cần thiết để một tín hiệu ổn định trong mạch; nó đại diện cho sự chậm trễ và chờ đợi - những khoảng thời gian không thể nhận biết nhưng có thật.
Trong lịch sử ngành công nghiệp chip vài thập kỷ qua, sự tiến bộ luôn được đo bằng nanomet. Ngành công nghiệp chip từ lâu đã sử dụng nanomet để biểu thị các thế hệ công nghệ chip: 90nm, 65nm, 45nm, 22nm, 7nm, 3nm. Con số càng nhỏ, chip càng nhanh và công nghệ càng tiên tiến. Do đó, nhiều người cho rằng "chip quy trình 3nm" có nghĩa là kích thước của một thành phần hoặc cấu trúc quan trọng trong chip là 3nm.
Điều này quả thực đúng trong những ngày đầu. Khi Định luật Moore được đề xuất lần đầu, sự hiểu biết này phần lớn là chính xác, và ngành công nghiệp đã mô tả các quy trình sản xuất chất bán dẫn bằng chiều dài vật lý của các cổng transistor. Đây là phương pháp tiêu chuẩn được các nhà sản xuất chất bán dẫn lớn sử dụng vào thời điểm đó. Nó tạo điều kiện thuận lợi cho việc đặt tên và thiết lập một hệ thống đánh giá ngành. Cổng càng ngắn, tốc độ chuyển mạch càng nhanh; càng nhiều transistor được nhét vào cùng một diện tích, chip càng tiên tiến.
Tuy nhiên, bắt đầu từ năm 1997, sự tương ứng này trở nên kém chính xác hơn.
Ban đầu, chiều dài cổng thực tế của chip 250nm của Intel là 200nm. Tuy nhiên, đến năm 2011, các bóng bán dẫn trong các sản phẩm thương mại đã thay đổi từ cấu trúc phẳng sang cấu trúc FinFET ba chiều. Sự thay đổi về kích thước này khiến khái niệm chiều dài cổng không còn phù hợp nữa.
Trên thực tế, chiều dài cổng bóng bán dẫn thực tế của chip sản xuất bằng quy trình 22nm là 26nm, và của nút 10nm là 18nm. Các con số được công bố gần bằng một nửa so với con số thực tế. Các nhà sản xuất bắt đầu sử dụng "quy trình tương đương" để chỉ quy trình, và tên nút sau đó không liên quan đến bất kỳ kích thước vật lý nào có thể đo được trên chip, hoàn toàn tách rời chúng.
Ngày nay, đối với các quy trình sản xuất chip 10nm và tiên tiến hơn, ký hiệu "nm" thực sự gần hơn với việc đánh giá hiệu năng. Chip 3nm của TSMC và Samsung có kiến trúc khác nhau và kích thước thực tế hoàn toàn khác nhau, nhưng cả hai đều được gọi là 3nm. 3nm không phải là chiều dài của bất cứ thứ gì; nó chỉ là một cái tên.
Điều gì khiến "Định luật τ" trở nên "tuyệt vời" đến vậy?
Vì việc thu nhỏ không phải là một lựa chọn, nếu chúng ta cần tích hợp nhiều bóng bán dẫn hơn vào một con chip, tại sao chúng ta không thể tạo ra một con chip lớn hơn? Câu trả lời là: có, nhưng không hoàn toàn.
Thứ nhất, có những hạn chế vật lý đối với các máy khắc quang học được sử dụng trong sản xuất chip. Vấn đề thứ hai là tỷ lệ sản phẩm đạt chất lượng. Trong quá trình sản xuất, bề mặt của tấm wafer không thể hoàn toàn không có khiếm khuyết; ngành công nghiệp sử dụng "mật độ khiếm khuyết" để đo tỷ lệ khiếm khuyết. Do đó, với mật độ khiếm khuyết cố định, diện tích wafer càng lớn thì xác suất gặp khiếm khuyết càng cao và tỷ lệ sản phẩm đạt chất lượng càng thấp.
Vì vậy, ngành công nghiệp bắt đầu tìm kiếm các phương án thay thế.
Một cách tiếp cận là ghép nối phẳng. Vì tỷ lệ sản phẩm đạt chất lượng của các chip lớn thấp, nên một số chip nhỏ có thể được ghép nối với nhau, được gọi là chiplet trong ngành bán dẫn.
Tuy nhiên, tích hợp chip phẳng có một nhược điểm cố hữu. Mặc dù sức mạnh tính toán của chip tỷ lệ thuận với diện tích của nó, nhưng nhiều kênh quan trọng trong quá trình tích hợp chip - như băng thông bộ nhớ, kết nối nội bộ và nguồn điện - chỉ có thể truy cập chip từ cạnh của nó, xấp xỉ tỷ lệ thuận với chiều dài cạnh. Do đó, với tích hợp chip phẳng, chip càng lớn thì khoảng cách giữa sức mạnh tính toán và khả năng truyền tín hiệu càng lớn. Đây là vấn đề được xác định bởi cấu trúc vật lý và không liên quan đến sự tiến bộ của quy trình sản xuất.
Điều này dẫn đến một cách tiếp cận khác: xếp lớp. Công nghệ 3D V-Cache của AMD bổ sung thêm một lớp bộ nhớ đệm SRAM lên trên chip CPU để mở rộng bộ nhớ đệm L3. Công nghệ Foveros của Intel xếp chồng các chip có chức năng khác nhau lên nhau, sử dụng các quy trình tiên tiến cho các lõi tính toán và các quy trình đã hoàn thiện cho I/O, tận dụng thế mạnh của từng loại.
Công nghệ SoIC của TSMC cung cấp khả năng xếp chồng 3D ở cấp độ wafer. Mặc dù các giải pháp này giúp khắc phục những hạn chế của mặt nạ quang khắc và rào cản về năng suất, đồng thời có thể giảm thiểu khoảng cách giao tiếp ở một mức độ nào đó, nhưng chúng lại xếp chồng các mô-đun hoạt động độc lập – một chip này lên trên chip khác, hoặc một bộ nhớ đệm – và thiết kế bên trong của mỗi lớp vẫn giữ nguyên theo kiểu truyền thống.
Những điều trên mô tả những khó khăn và lựa chọn mà các nhà sản xuất lớn phải đối mặt dựa trên các công nghệ tiên tiến.
Điều gì sẽ xảy ra nếu ngay cả các quy trình sản xuất tiên tiến cũng không khả thi? Quy trình sản xuất hiện đang bị hạn chế bởi các máy khắc quang khắc và không thể được cải thiện. Hơn nữa, chip điện thoại di động không thể áp dụng xử lý song song đa chip, điều này gây áp lực rất lớn lên khả năng của chip lõi. Trong hoàn cảnh như vậy, làm thế nào để sản xuất thế hệ chip tiếp theo? Đây là tình thế khó xử mà Huawei đang phải đối mặt.
Giải pháp của Huawei được gọi là LogicFolding, và khung lý thuyết hỗ trợ nó quay trở lại với τ, tham số thời gian được đề cập ở đầu bài.
Mạch kỹ thuật số có thể được chia đại khái thành hai loại đơn vị: một là mạng lưới các cổng logic, chịu trách nhiệm thực hiện các phép toán; loại kia là thanh ghi (flip-flop), chịu trách nhiệm lưu trữ trạng thái.
Trong một chu kỳ xung nhịp, một tín hiệu được kích hoạt bởi một tập hợp các thanh ghi, thực hiện các phép tính thông qua một mạng lưới các cổng logic, và đến tập hợp các thanh ghi tiếp theo trước khi xung nhịp tiếp theo đến. Trong tất cả các đường dẫn xử lý này, đường dẫn có độ trễ dài nhất được gọi là đường dẫn quan trọng, và giới hạn trên của tần số chip phụ thuộc vào thời gian tín hiệu truyền qua đường dẫn này.
Thời gian trễ trong đường dẫn quan trọng chủ yếu đến từ sự kết nối của các cổng logic. Các chip truyền thống đặt tất cả các cổng logic trên cùng một mặt phẳng, với các dây dẫn được đặt nằm ngang trong lớp kim loại phía trên. Dây dẫn càng dài, độ trễ trong đường dẫn quan trọng càng lớn.
Ý tưởng đằng sau việc gấp logic là phân bố các cổng logic trên đường dẫn quan trọng trên các lớp trên và dưới, sau đó kết nối chúng theo chiều dọc. Bằng cách này, các dây dẫn ban đầu cần phải đi vòng quanh mặt phẳng giờ chỉ được kết nối theo chiều dọc với các lớp trên và dưới. Điều này làm cho việc truyền tín hiệu nhanh hơn, và tần số của chip có thể được tăng lên trong cùng một quy trình.
Có thể hiểu như sau: trước đây, xếp chồng 3D chỉ đơn giản là xếp chồng các chip lên nhau, và chúng vẫn là những chip hoàn chỉnh khi tách rời. Tuy nhiên, việc gấp logic yêu cầu lớp trên và lớp dưới của chip phải thực sự là một thể thống nhất liên tục không thể tách rời.
Bằng cách này, Huawei có thể đạt được quy trình sản xuất chip tương đương với các công nghệ tiên tiến hơn bằng cách giảm độ trễ. Nhưng tham vọng của Huawei không dừng lại ở đó. Gấp logic giải quyết vấn đề độ trễ của các dây dẫn bên trong chip, nhưng độ trễ không chỉ tồn tại trong một chip duy nhất. Từ picogiây của việc chuyển mạch transistor đến nanogiây của việc chip truy cập bộ nhớ đến micro giây của việc truyền dữ liệu giữa các máy chủ, mỗi cấp độ đều có những điểm nghẽn thời gian riêng.
Định luật τ nhằm mục đích thống nhất độ trễ ở tất cả các cấp độ này dưới một thước đo duy nhất: hằng số thời gian đặc trưng τ.
Vì thời gian mới là nút thắt cổ chai thực sự, và những tiến bộ trong quy trình sản xuất chip chỉ là một phương tiện để rút ngắn thời gian, nên chúng ta nên lấy thời gian làm mục tiêu tối ưu hóa, sử dụng nó như một thước đo thống nhất để đánh giá độ trễ tổng thể, và tìm cách rút ngắn nó ở từng cấp độ. Điều này mở ra một chiều hướng mới vượt ra ngoài tiêu chuẩn công nghiệp truyền thống là "nanomet", và cũng cho thấy một khả năng mới cho ngành công nghiệp.
Khi nào người dân bình thường có thể sử dụng chip áp dụng Định luật τ?
Nói một cách chính xác, định luật τ vẫn chưa đủ để được coi là một "định luật".
Định luật Moore là một dự đoán được đưa ra bởi Gordon Moore vào năm 1965, và sau nhiều năm xác minh dữ liệu trong ngành, nó đã được Carver Mead đặt tên là một định luật vào năm 1975. Mặt khác, Định luật τ hiện tại dường như giống một phương pháp luận hoặc đề xuất được xác định rõ ràng hơn cho ngành công nghiệp chip. Liệu lộ trình công nghệ của Huawei có thể trở thành một tiêu chuẩn được ngành công nghiệp công nhận hay không vẫn còn phải chờ xem và sẽ cần thêm sự xác minh và câu trả lời.
Bản thân Huawei cũng đã liệt kê một số khó khăn và thách thức trong bài báo. Các công cụ EDA hiện có được phát triển cho thiết kế phẳng và không hỗ trợ tối ưu hóa thiết kế liên kết giữa các lớp. Sai lệch quy trình giữa các tấm silicon khác nhau lớn hơn nhiều so với sai lệch trong cùng một tấm silicon, điều này gây ra thách thức về năng suất và thời gian. Mỗi liên kết lai và đường dẫn xuyên silicon được sử dụng để giao tiếp giữa các lớp chip cũng có chi phí RC. Lợi ích của việc gấp logic phải được chứng minh từng lớp một.
Chip Kirin 2026, áp dụng phương pháp thiết kế gấp logic, chỉ gấp logic cục bộ trên đường dẫn quan trọng và chưa được mở rộng ra toàn bộ thiết kế.
Thách thức và cơ hội luôn song hành. Liệu một hướng đi mới có thể tiến triển suôn sẻ hay không, câu trả lời không nằm trong các bài báo khoa học, mà nằm ở những con chip của tương lai.
May mắn thay, chúng ta sẽ không phải chờ đợi quá lâu. Cuối năm 2026, chip Kirin 2026, với quy trình tương đương 2nm, sẽ có mặt. Câu trả lời đầu tiên sẽ sớm được hé lộ.
Nguồn: Sohu
