Những bước chuyển đổi chiến lược kéo dài nhiều năm của Intel đang bắt đầu mang lại quả ngọt, khi năng lực đóng gói EMIB-T không ngừng mở rộng và hãng tạo được khoảng cách áp đảo trước TSMC lẫn Samsung trong việc làm chủ công nghệ quang khắc High-NA EUV.
Vận may dường như đang mỉm cười trở lại với Intel khi các quyết sách mang tính chiến lược của tập đoàn trong nhiều năm qua chuẩn bị đem về những lợi ích tài chính rõ rệt. Tín hiệu khả quan này được thể hiện rõ qua sự tăng trưởng nhanh chóng về quy mô sản xuất giải pháp đóng gói tiên tiến EMIB-T, cùng ưu thế dẫn trước đáng kể so với hai đối thủ lớn là Samsung và TSMC ở mảng quang khắc High-NA EUV.
Báo cáo từ ngân hàng đầu tư UBS cho thấy giới chuyên môn ngày càng tỏ ra lạc quan đối với công nghệ EMIB-T của Intel, đặc biệt là ở chiến lược triển khai thực tế và tỷ lệ xuất xưởng sản phẩm đạt chuẩn trên giải pháp đóng gói tiên tiến này. UBS dự báo năng lực cung ứng của EMIB-T có thể vượt mốc 2 triệu đế bán dẫn vào năm 2028 nhằm đáp ứng các đơn đặt hàng từ MediaTek. Hiện tại, MediaTek là đối tác chiến lược hàng đầu của Google trong việc thiết kế và phát triển dòng chip xử lý AI thế hệ mới TPU v9, bao gồm phiên bản 2nm có tên mã "Humufish" cùng biến thể nâng cấp "Triggerfish".
Phiên bản nâng cấp EMIB-T đưa quy trình này lên một tầm cao mới nhờ việc khoan các lỗ xuyên silicon trực tiếp qua các cầu nối nhúng này. Hệ thống rãnh dẫn theo chiều dọc cho phép nguồn điện và các tín hiệu tốc độ cao đi thẳng từ đáy của gói chip, xuyên qua cầu nối silicon để truyền trực tiếp lên các bộ vi xử lý hoặc chip nhớ xếp phía trên, mở đường cho thiết kế xếp chồng 3D.
Chất nền sử dụng cho giải pháp EMIB-T của Intel được cấu thành từ ba thành phần chính phối hợp chặt chẽ với nhau. Lớp đáy là tấm nền hữu cơ có các khoang được gia công chuẩn xác để đặt các cầu nối silicon, được sản xuất bởi các đối tác gồm Ibiden với vai trò nhà cung ứng chủ lực, cùng Shinko, Unimicron và AT&S. Tiếp đến là các lớp điện môi tích hợp đóng vai trò cách điện được ép trực tiếp lên trên các cầu nối đã nhúng, sử dụng vật liệu màng Ajinomoto Build-up Film đạt chuẩn ngành. Thành phần cốt lõi còn lại chính là các cầu nối silicon được tích hợp sẵn hệ thống lỗ xuyên bán dẫn để điều hướng dòng điện theo phương thẳng đứng.
Đáng chú ý, chi phí triển khai giải pháp EMIB-T của Intel rẻ hơn khoảng 50% so với công nghệ CoWoS của TSMC. Để bảo vệ vị thế cạnh tranh của mình, TSMC hiện đang đặt cược vào công nghệ đóng gói cấp bảng nền thế hệ tiếp theo mang tên CoPoS.
Về mặt nguyên lý, quang khắc High-NA EUV thu hẹp trường phơi sáng xuống còn một nửa, làm giảm kích thước tối đa của mỗi khuôn bán dẫn trong một lần chiếu sáng nhưng lại cho phép các nhà sản xuất in được những chi tiết mạch có kích thước nhỏ hơn đáng kể chỉ qua một lượt phơi sáng duy nhất. Nhờ cơ chế đó, các nhà sản xuất chip sẽ loại bỏ được sự phụ thuộc vào kỹ thuật đa phơi sáng phức tạp khi xử lý các tiến trình dưới 3nm.
Vận may dường như đang mỉm cười trở lại với Intel khi các quyết sách mang tính chiến lược của tập đoàn trong nhiều năm qua chuẩn bị đem về những lợi ích tài chính rõ rệt. Tín hiệu khả quan này được thể hiện rõ qua sự tăng trưởng nhanh chóng về quy mô sản xuất giải pháp đóng gói tiên tiến EMIB-T, cùng ưu thế dẫn trước đáng kể so với hai đối thủ lớn là Samsung và TSMC ở mảng quang khắc High-NA EUV.
Báo cáo từ ngân hàng đầu tư UBS cho thấy giới chuyên môn ngày càng tỏ ra lạc quan đối với công nghệ EMIB-T của Intel, đặc biệt là ở chiến lược triển khai thực tế và tỷ lệ xuất xưởng sản phẩm đạt chuẩn trên giải pháp đóng gói tiên tiến này. UBS dự báo năng lực cung ứng của EMIB-T có thể vượt mốc 2 triệu đế bán dẫn vào năm 2028 nhằm đáp ứng các đơn đặt hàng từ MediaTek. Hiện tại, MediaTek là đối tác chiến lược hàng đầu của Google trong việc thiết kế và phát triển dòng chip xử lý AI thế hệ mới TPU v9, bao gồm phiên bản 2nm có tên mã "Humufish" cùng biến thể nâng cấp "Triggerfish".
Cấu trúc kỹ thuật và lợi thế chi phí của EMIB-T
Về mặt kỹ thuật, công nghệ EMIB của Intel đảm nhiệm vai trò liên kết nhiều chiplet silicon bên trong một gói vi xử lý duy nhất. Giải pháp này sử dụng các cầu nối silicon siêu nhỏ được cấy trực tiếp vào bên trong chất nền hữu cơ, kết hợp với các điểm tiếp xúc vi mô mật độ cao chỉ đặt tại phần viền nơi các chiplet tiếp giáp với cầu nối.Phiên bản nâng cấp EMIB-T đưa quy trình này lên một tầm cao mới nhờ việc khoan các lỗ xuyên silicon trực tiếp qua các cầu nối nhúng này. Hệ thống rãnh dẫn theo chiều dọc cho phép nguồn điện và các tín hiệu tốc độ cao đi thẳng từ đáy của gói chip, xuyên qua cầu nối silicon để truyền trực tiếp lên các bộ vi xử lý hoặc chip nhớ xếp phía trên, mở đường cho thiết kế xếp chồng 3D.
Chất nền sử dụng cho giải pháp EMIB-T của Intel được cấu thành từ ba thành phần chính phối hợp chặt chẽ với nhau. Lớp đáy là tấm nền hữu cơ có các khoang được gia công chuẩn xác để đặt các cầu nối silicon, được sản xuất bởi các đối tác gồm Ibiden với vai trò nhà cung ứng chủ lực, cùng Shinko, Unimicron và AT&S. Tiếp đến là các lớp điện môi tích hợp đóng vai trò cách điện được ép trực tiếp lên trên các cầu nối đã nhúng, sử dụng vật liệu màng Ajinomoto Build-up Film đạt chuẩn ngành. Thành phần cốt lõi còn lại chính là các cầu nối silicon được tích hợp sẵn hệ thống lỗ xuyên bán dẫn để điều hướng dòng điện theo phương thẳng đứng.
Đáng chú ý, chi phí triển khai giải pháp EMIB-T của Intel rẻ hơn khoảng 50% so với công nghệ CoWoS của TSMC. Để bảo vệ vị thế cạnh tranh của mình, TSMC hiện đang đặt cược vào công nghệ đóng gói cấp bảng nền thế hệ tiếp theo mang tên CoPoS.
Bước nhảy vọt về tiến độ với quang khắc High-NA EUV
Trong bối cảnh TSMC và Samsung vẫn đang ở giai đoạn hoàn thiện kế hoạch tích hợp dây chuyền quang khắc High-NA EUV vào quy trình chế tạo, Intel đã chính thức hoàn tất tấm wafer thử nghiệm thứ 1 triệu ứng dụng công nghệ này. Cột mốc trên phản ánh việc hãng bán dẫn Mỹ đang đi trước toàn ngành công nghiệp từ 2 đến 4 năm.Về mặt nguyên lý, quang khắc High-NA EUV thu hẹp trường phơi sáng xuống còn một nửa, làm giảm kích thước tối đa của mỗi khuôn bán dẫn trong một lần chiếu sáng nhưng lại cho phép các nhà sản xuất in được những chi tiết mạch có kích thước nhỏ hơn đáng kể chỉ qua một lượt phơi sáng duy nhất. Nhờ cơ chế đó, các nhà sản xuất chip sẽ loại bỏ được sự phụ thuộc vào kỹ thuật đa phơi sáng phức tạp khi xử lý các tiến trình dưới 3nm.
